home *** CD-ROM | disk | FTP | other *** search
/ Internet Info 1994 March / Internet Info CD-ROM (Walnut Creek) (March 1994).iso / networking / ip / ka9q / src.arc / PC100.C < prev    next >
C/C++ Source or Header  |  1989-08-19  |  13KB  |  479 lines
  1. /* Interface driver for the PACCOMM PC-100 board for the IBM PC */
  2. /* UNFINISHED, DOESN'T WORK YET - work in progress by Bdale */
  3. /* currently only attempting to use the AMD7910 on Channel A */
  4.  
  5. #include <stdio.h>
  6. #include <dos.h>
  7. #include "global.h"
  8. #include "mbuf.h"
  9. #include "iface.h"
  10. #include "pc100.h"
  11. #include "8530.h"
  12. #include "ax25.h"
  13. #include "trace.h"
  14. #include "pc.h"
  15.  
  16. static void hspint __ARGS((struct hdlc *hp));
  17. static void hexint __ARGS((struct hdlc *hp));
  18. static void hrxint __ARGS((struct hdlc *hp));
  19. static void htxint __ARGS((register struct hdlc *hp));
  20. static void rts __ARGS((int16 base,int x));
  21. static void hdlcparam __ARGS((struct hdlc *hp));
  22. static int pc_raw __ARGS((struct iface *iface,struct mbuf *bp));
  23. static int pc_stop __ARGS((struct iface *iface));
  24.  
  25. static struct pc100 Pc100[NPC];
  26. static INTERRUPT (*Pchandle[])() = { pc0vec };
  27. static struct hdlc Hdlc[2*NPC];
  28. static int16 Npc;
  29.  
  30. /* Branch table for interrupt handler */
  31. static void (*Svec[]) __ARGS((struct hdlc *hp)) = {
  32.     htxint, hexint, hrxint, hspint
  33. };
  34.  
  35. /* Master interrupt handler for the PC-100 card. All interrupts come
  36.  * here first, then are switched out to the appropriate routine.
  37.  */
  38. void
  39. pcint(dev)
  40. int16 dev;
  41. {
  42.     register char iv;
  43.     register int16 pcbase;
  44.     struct hdlc *hp;
  45.  
  46.     Pc100[dev].ints++;
  47.     pcbase = Pc100[dev].addr;
  48.  
  49.     /* Read interrupt vector, including status, from channel B */
  50.     iv = read_scc(CTL+pcbase+CHANB,R2);
  51.  
  52.     hp = &Hdlc[2 * dev + ((iv & 0x80)? 0 : 1)];
  53.  
  54.     /* Now switch to appropriate routine */
  55.     (*Svec[(iv>>1) & 0x3])(hp);
  56.  
  57.     /* Reset interrupt pending state (register A only) */
  58.     write_scc(CTL+pcbase+CHANA,R0,RES_H_IUS);
  59.  
  60.     /* Wang the 8530 hardware interrupt acknowledge line - Bdale */
  61.     inportb(pcbase+INTACK);
  62. }
  63. /* HDLC Special Receive Condition interrupt
  64.  * The most common event that triggers this interrupt is the
  65.  * end of a frame; it can also be caused by a receiver overflow.
  66.  */
  67. static void
  68. hspint(hp)
  69. register struct hdlc *hp;
  70. {
  71.     register char c;
  72.  
  73.     hp->spints++;
  74.     c = read_scc(CTL+hp->base,R1);    /* Fetch latched bits */
  75.  
  76.     if((c & (END_FR|CRC_ERR)) == END_FR && hp->rcvbuf != NULLBUF
  77.         && hp->rcvbuf->cnt > 1){
  78.         /* End of valid frame */
  79.         hp->rcvbuf->cnt--;    /* Toss 1st crc byte */
  80.         enqueue(&hp->rcvq,hp->rcvbuf);
  81.         hp->rcvbuf = NULLBUF;
  82.         hp->rcvcnt++;
  83.     } else {
  84.         /* An overflow or CRC error occurred; restart receiver */
  85.         hp->crcerr++;
  86.         if(hp->rcvbuf != NULLBUF){
  87.             hp->rcp = hp->rcvbuf->data;
  88.             hp->rcvbuf->cnt = 0;
  89.         }
  90.     }
  91.     write_scc(CTL+hp->base,R0,ERR_RES);
  92. }
  93. /* HDLC SIO External/Status interrupts
  94.  * The only one of direct interest is a receiver abort; the other
  95.  * usual cause is a change in the modem control leads, so kick the
  96.  * transmit interrupt routine.
  97.  */
  98. static void
  99. hexint(hp)
  100. register struct hdlc *hp;
  101. {
  102.     hp->exints++;
  103.     hp->status = read_scc(CTL+hp->base,R0);    /* Fetch status */
  104.     if((hp->status & BRK_ABRT) && hp->rcvbuf != NULLBUF){
  105.         hp->aborts++;
  106.         /* Restart receiver */
  107.         hp->rcp = hp->rcvbuf->data;
  108.         hp->rcvbuf->cnt = 0;
  109.     }
  110.     write_scc(CTL+hp->base,R0,RES_EXT_INT);
  111.     write_scc(CTL+hp->base,R0,RES_H_IUS);
  112.     /* Kick the transmit interrupt routine for a possible modem change */
  113.     htxint(hp);
  114. }
  115. /* HDLC receiver interrupt handler. Allocates buffers off the freelist,
  116.  * fills them with receive data, and puts them on the receive queue.
  117.  */
  118. static void
  119. hrxint(hp)
  120. register struct hdlc *hp;
  121. {
  122.     register struct mbuf *bp;
  123.     register int16 base;
  124.  
  125.     hp->rxints++;
  126.     base = hp->base;
  127.     /* Allocate a receive buffer if not already present */
  128.     if((bp = hp->rcvbuf) == NULLBUF){
  129.         bp = hp->rcvbuf = alloc_mbuf(hp->bufsiz);
  130.         if(bp == NULLBUF){
  131.             /* No memory, abort receiver */
  132.             hp->nomem++;
  133.             write_scc(CTL+base,R3,ENT_HM|RxENABLE|RxCRC_ENAB|Rx8);
  134.             (void) inportb(base+DATA);
  135.             return;
  136.         }
  137.         hp->rcp = hp->rcvbuf->data;
  138.     }
  139.     while(read_scc(CTL+base,R0) & Rx_CH_AV){
  140.         if(bp->cnt++ >= hp->bufsiz){
  141.             /* Too large; abort the receiver, toss buffer */
  142.             hp->toobig++;
  143.             write_scc(CTL+base,R3,ENT_HM|RxENABLE|RxCRC_ENAB|Rx8);
  144.             (void) inportb(base+DATA);
  145.             free_p(bp);
  146.             hp->rcvbuf = NULLBUF;
  147.             break;
  148.         }
  149.         /* Normal save */
  150.         *hp->rcp++ = inportb(base+DATA);
  151.     }
  152. }
  153. static int ctswait;
  154. /* HDLC transmit interrupt service routine
  155.  *
  156.  * The state variable tstate, along with some static pointers,
  157.  * represents the state of the transmit "process".
  158.  */
  159. static void
  160. htxint(hp)
  161. register struct hdlc *hp;
  162. {
  163.     register int16 base;
  164.     char i_state,c;
  165.  
  166.     i_state = dirps();
  167.     hp->txints++;
  168.     base = hp->base;
  169.     while(read_scc(CTL+base,R0) & Tx_BUF_EMP){
  170.         switch(hp->tstate){
  171.         /* First here for efficiency */
  172.         case ACTIVE:        /* Sending frame */
  173.             if(pullup(&hp->sndbuf,&c,1) == 1){
  174.                 outportb(base+DATA,c);
  175.             } else {
  176.                 /* Do this after sending the last byte */
  177.                 write_scc(CTL+base,R0,RES_Tx_P);
  178.                 if((hp->sndbuf = dequeue(&hp->sndq)) == NULLBUF){
  179.                     switch(hp->mode){
  180.                     case CSMA:
  181.                         /* Begin transmitter shutdown */
  182.                         hp->tstate = FLUSH;
  183.                         break;
  184.                     case FULLDUP:
  185.                         hp->tstate = IDLE;
  186.                         break;
  187.                     }
  188.                 }
  189.             }
  190.             continue;
  191.         case IDLE:
  192.             /* Transmitter idle. Find a frame for transmission */
  193.             if((hp->sndbuf = dequeue(&hp->sndq)) == NULLBUF)
  194.                 goto ret;
  195.  
  196.         case DEFER:    /* note fall-thru */
  197.             if(hp->mode == CSMA && (hp->status & DCD)){
  198.                 hp->tstate = DEFER;
  199.                 goto ret;
  200.             }
  201.             rts(base,ON);    /* Transmitter on */
  202.         case KEYUP:    /* note fall-thru */
  203.             if((hp->status & CTS) == 0){
  204.                 ctswait++;
  205.                 hp->tstate = KEYUP;
  206.                 goto ret;
  207.             }
  208.             write_scc(CTL+base,R0,RES_Tx_CRC);
  209.             pullup(&hp->sndbuf,&c,1);
  210.             outportb(hp->base+DATA,c);
  211.             hp->tstate = ACTIVE;
  212.             write_scc(CTL+base,R0,RES_EOM_L);
  213.             continue;
  214.         case FLUSH:    /* Sending flush character */
  215.             outportb(hp->base+DATA,(char)0);
  216.             hp->tstate = FIN2;
  217.             continue;
  218.         case FIN2:
  219.             write_scc(CTL+base,R0,SEND_ABORT);
  220.             hp->tstate = IDLE;
  221.             rts(base,OFF);
  222.             write_scc(CTL+base,R0,RES_Tx_P);
  223.             continue;
  224.         }
  225.     }
  226. ret:    restore(i_state);
  227. }
  228.  
  229. /* Set request-to-send on modem */
  230. static void
  231. rts(base,x)
  232. int16 base;
  233. int x;
  234. {
  235.     int16 cmd;
  236.  
  237.     if(x)
  238.         cmd = TxCRC_ENAB | RTS | TxENAB | Tx8 | DTR;
  239.     else
  240.         cmd = TxCRC_ENAB | TxENAB | Tx8 | DTR;
  241.     write_scc(CTL+base,R5,cmd);
  242. }
  243. /* (re)Initialize HDLC controller parameters */
  244. static void
  245. hdlcparam(hp)
  246. register struct hdlc *hp;
  247. {
  248.     int16 tc;
  249.     char i_state;
  250.     register int16 base;
  251.  
  252.     /* Initialize 8530 channel for SDLC operation */
  253.     base = hp->base;
  254.     i_state = dirps();
  255.  
  256.     switch(base & 2){
  257.     case 0:
  258.         write_scc(CTL+base,R9,CHRA);    /* Reset channel A */
  259.         break;
  260.     case 2:
  261.         write_scc(CTL+base,R9,CHRB);    /* Reset channel B */
  262.         break;
  263.     }
  264.     /* Wait/DMA disable, Int on all Rx chars + spec condition,
  265.      * parity NOT spec condition, TxINT enable, Ext Int enable
  266.      */
  267.     write_scc(CTL+base,R1,INT_ALL_Rx | TxINT_ENAB | EXT_INT_ENAB);
  268.  
  269.     /* Dummy interrupt vector, will be modified by interrupt type
  270.      * (This probably isn't necessary)
  271.      */
  272.     write_scc(CTL+base,R2,0);
  273.  
  274.     /* 8 bit RX chars, auto enables off, no hunt mode, RxCRC enable,
  275.      * no address search, no inhibit sync chars, enable RX
  276.      */
  277.     write_scc(CTL+base,R3,Rx8|RxCRC_ENAB|RxENABLE);
  278.  
  279.     /* X1 clock, SDLC mode, Sync modes enable, parity disable
  280.      * (Note: the DPLL does a by-32 clock division, so it's not necessary
  281.      * to divide here).
  282.      */
  283.     write_scc(CTL+base,R4,X1CLK | SDLC | SYNC_ENAB);
  284.  
  285.     /* DTR On, 8 bit TX chars, no break, TX enable, SDLC CRC,
  286.      * RTS off, TxCRC enable
  287.      */
  288.     write_scc(CTL+base,R5,DTR|Tx8|TxENAB|TxCRC_ENAB);
  289.  
  290.     /* SDLC flag */
  291.     write_scc(CTL+base,R7,FLAG);
  292.  
  293.     /* No reset, status low, master int enable, enable lower chain,
  294.      * no vector, vector includes status
  295.      */
  296.     write_scc(CTL+base,R9,MIE|NV|VIS);
  297.     /* CRC preset 1, NRZI encoding, no active on poll, flag idle,
  298.      * flag on underrun, no loop mode, 8 bit sync
  299.      */
  300.     write_scc(CTL+base,R10,CRCPS|NRZI);
  301.  
  302.     /* Board no longer channel-specific for clk.  The board should be set
  303.      * up to run from the 4.9152Mhz onboard crystal connected to PCLK.
  304.      * Both channels get receive clock at 32x from PCLK via the DPLL,
  305.      * with TRxC as an output, via a 4040 div by 32 counter to RTxC set
  306.      * us as an input to provide the transmit clock.
  307.      */
  308.  
  309.     /*            TRxC = BR Generator Output, TRxC O/I,
  310.      *          transmit clock = RTxC pin, 
  311.      *          receive clock = DPLL output
  312.      */
  313.     write_scc(CTL+base,R11,TRxCBR|TRxCOI|TCRTxCP|RCDPLL);
  314.  
  315.     /* Compute and load baud rate generator time constant
  316.      * DPLL needs x32 clock
  317.      * XTAL is defined in pc100.h to be the crystal clock / (2 * 32)
  318.      */
  319.     tc = XTAL/(hp->speed) - 2;
  320.     write_scc(CTL+base,R12,tc & 0xff);
  321.     write_scc(CTL+base,R13,(tc >> 8) & 0xff);
  322.  
  323.     write_scc(CTL+base,R14,SNRZI);    /* Set NRZI mode */
  324.     write_scc(CTL+base,R14,SSBR);    /* Set DPLL source = BR generator */
  325.     write_scc(CTL+base,R14,SEARCH);    /* Enter search mode */
  326.     /* Set baud rate gen source = PCLK, enable baud rate gen */
  327.     write_scc(CTL+base,R14,BRENABL|BRSRC);
  328.  
  329.     /* Break/abort IE, TX EOM IE, CTS IE, no SYNC/HUNT IE, DCD IE,
  330.      * no Zero Count IE
  331.      */
  332.     write_scc(CTL+base,R15,BRKIE|TxUIE|CTSIE|DCDIE);
  333.  
  334.     restore(i_state);
  335.     if(hp->mode == FULLDUP){
  336.         rts(base,ON);
  337.     } else if(hp->tstate == IDLE){
  338.         rts(base,OFF);
  339.     }
  340. }
  341. /* Attach a PC-100 interface to the system
  342.  * argv[0]: hardware type, must be "pc100"
  343.  * argv[1]: I/O address, e.g., "0x380"
  344.  * argv[2]: vector, e.g., "2"
  345.  * argv[3]: mode, must be:
  346.  *        "ax25" (AX.25 UI frame format)
  347.  * argv[4]: interface label, e.g., "pc0"
  348.  * argv[5]: receiver packet buffer size in bytes
  349.  * argv[6]: maximum transmission unit, bytes
  350.  * argv[7]: interface speed, e.g, "9600"
  351.  */
  352. int
  353. pc_attach(argc,argv,p)
  354. int argc;
  355. char *argv[];
  356. void *p;
  357. {
  358.     register struct iface *if_pca,*if_pcb;
  359.     struct hdlc *hp;
  360.     int dev;
  361.  
  362.     if(Npc >= NPC){
  363.         printf("Too many pc100 controllers\n");
  364.         return -1;
  365.     }
  366.     if(if_lookup(argv[4]) != NULLIF){
  367.         printf("Interface %s already exists\n",argv[4]);
  368.         return -1;
  369.     }
  370.     dev = Npc++;
  371.  
  372.     /* Initialize hardware-level control structure */
  373.     Pc100[dev].addr = htoi(argv[1]);
  374.     Pc100[dev].vec = htoi(argv[2]);
  375.     /* Initialize modems */
  376.     outportb(Pc100[dev].addr + MODEM_CTL,(char)0x22);
  377.  
  378.     /* Save original interrupt vector */
  379.     Pc100[dev].oldvec = getirq(Pc100[dev].vec);
  380.     /* Set new interrupt vector */
  381.     if(setirq(Pc100[dev].vec,Pchandle[dev]) == -1){
  382.         printf("IRQ %u out of range\n",Pc100[dev].vec);
  383.         Npc--;
  384.         return -1;
  385.     }
  386.     /* Create interface structures and fill in details */
  387.     if_pca = (struct iface *)calloc(1,sizeof(struct iface));
  388.     if_pcb = (struct iface *)calloc(1,sizeof(struct iface));
  389.  
  390.     if_pca->name = strdup(argv[4]);
  391.     if_pcb->name = strdup(argv[4]);
  392.     if_pcb->name[strlen(argv[4]) - 1]++;    /* kludge */
  393.     if_pcb->mtu = if_pca->mtu = atoi(argv[6]);
  394.     if_pca->dev = 2*dev;
  395.     if_pcb->dev = 2*dev + 1;
  396.     if_pcb->stop = if_pca->stop = pc_stop;
  397.     if_pcb->output = if_pca->output = ax_output;
  398.     if_pcb->raw = pc_raw;
  399.  
  400.     if(strcmp(argv[3],"ax25") == 0){
  401.  
  402.         axarp();
  403.         if(Mycall.call[0] == '\0'){
  404.             printf("set mycall first\n");
  405.             free((char *)if_pca);
  406.             free((char *)if_pcb);
  407.             return -1;
  408.         }        
  409.         if_pcb->send = if_pca->send = ax_send;
  410.         if(if_pcb->hwaddr == NULLCHAR)
  411.             if_pcb->hwaddr = malloc(sizeof(Mycall));
  412.         memcpy(if_pcb->hwaddr,(char *)&Mycall,sizeof(Mycall));
  413.     } else {
  414.         printf("Mode %s unknown for interface %s\n",
  415.             argv[3],argv[4]);
  416.         free((char *)if_pca);
  417.         free((char *)if_pcb);
  418.         return -1;
  419.     }
  420.     if_pca->next = if_pcb;
  421.     if_pcb->next = Ifaces;
  422.     Ifaces = if_pca;
  423.  
  424.     hp = &Hdlc[2*dev+1];
  425.     hp->speed = (int16)atoi(argv[7]);
  426.     hp->base = Pc100[dev].addr + CHANB;
  427.     hp->bufsiz = atoi(argv[5]);
  428.     hdlcparam(hp);
  429.  
  430.     hp = &Hdlc[2*dev];
  431.     hp->speed = (int16)atoi(argv[7]);
  432.     hp->base = Pc100[dev].addr + CHANA;
  433.     hp->bufsiz = atoi(argv[5]);
  434.     hdlcparam(hp);
  435.  
  436.     /* Clear mask (enable interrupt) in 8259 interrupt controller */
  437.     clrbit(INTMASK,(char)(1<<Pc100[dev].vec));
  438.  
  439.     return 0;
  440. }
  441. static int
  442. pc_stop(iface)
  443. struct iface *iface;
  444. {
  445.     int16 dev;
  446.  
  447.     dev = iface->dev;
  448.     if(dev & 1)
  449.         return 0;
  450.     dev >>= 1;    /* Convert back into PC100 number */
  451.     /* Turn off interrupts */
  452.     maskoff(Pc100[dev].vec);
  453.  
  454.     /* Restore original interrupt vector */
  455.     setirq(Pc100[dev].vec,Pc100[dev].oldvec);
  456.  
  457.     /* Force hardware reset */
  458.     write_scc(CTL+Pc100[dev].addr + CHANA,R9,FHWRES);
  459.     return 0;
  460. }
  461.     
  462. /* Send raw packet on PC-100 */
  463. static int
  464. pc_raw(iface,bp)
  465. struct iface *iface;
  466. struct mbuf *bp;
  467. {
  468.     char kickflag;
  469.     struct hdlc *hp;
  470.  
  471.     dump(iface,IF_TRACE_OUT,TYPE_AX25,bp);
  472.     hp = &Hdlc[iface->dev];
  473.     kickflag = (hp->sndq == NULL);
  474.     enqueue(&hp->sndq,bp);
  475.     if(kickflag)
  476.         htxint(&Hdlc[iface->dev]);
  477.     return 0;
  478. }
  479.